Hacía mucho tiempo que no éramos testigos de un hito como este. Las innovaciones en el ámbito de la fabricación de semiconductores se suceden constantemente, pero lo que acaba de anunciar IBM es un logro monumental: ha conseguido producir el primer chip del mundo con tecnología subnanométrica. Esto significa, sencillamente, que ha sido fabricado en un nodo de 0,7 nm (o 7 ángstroms), lo que ha permitido a los ingenieros de esta compañía empaquetar casi 100.000 millones de transistores en una superficie del tamaño de una uña.
La innovación más importante del circuito integrado de 0,7 nm de IBM es la tecnología nanostack, que podemos traducir al español como 'nanoapilamiento'. Esta es la primera arquitectura tridimensional de la industria basada en nanoláminas apiladas, y ha sido desarrollada íntegramente por IBM.
Para entender qué significa nos interesa recordar que la generación anterior de la tecnología de frontera, las nanoláminas, supuso un salto conceptual muy importante frente a los transistores FinFET: en lugar de un transistor con una aleta vertical, las nanoláminas disponen varias láminas horizontales de silicio apiladas y envueltas por la puerta de control, lo que mejora el rendimiento eléctrico en un espacio más reducido.
Nanostack va un paso más allá: apila y desplaza de forma escalonada transistores enteros en tres dimensiones, aprovechando así la integración secuencial 3D para meter más lógica en menos superficie. Lo que diferencia a esta arquitectura de un mero ejercicio de miniaturización es que cada capa apilada puede incorporar combinaciones de materiales distintos, lo que permite optimizar el rendimiento y la eficiencia energética de cada transistor de forma independiente.
O expresado de otra manera: no todos los transistores de un chip necesitan comportarse igual. Algunos priorizan la velocidad, y otros el ahorro energético. Nanostack hace posible afinar ese equilibrio capa por capa, algo que las arquitecturas planas (o incluso las de nanoláminas convencionales) no permiten con la misma granularidad.
IBM también presentó en la conferencia VLSI 2026 resultados que demuestran una mejora del 40% en la escala de la SRAM gracias a esta arquitectura, lo que permite fabricar semiconductores capaces de manejar las demandas de ancho de banda de las cargas de trabajo de IA más exigentes.
La validación experimental de la arquitectura nanostack se apoya en tres pilares esenciales: el enlace dieléctrico ultrafino en integración CMOS, la demostración de la capacidad de ingeniería de doble canal y la operación funcional de un inversor CMOS con el rendimiento de conmutación esperado.
Este último punto importa especialmente: un inversor CMOS funcional es, en la práctica, la unidad lógica más elemental de cualquier circuito digital. Que nanostack lo ejecute con las métricas previstas confirma que esta arquitectura no es solo un resultado de laboratorio prometedor; es una tecnología que puede construirse físicamente y trasladarse a la computación real.
